微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > 关于时钟偏差

关于时钟偏差

时间:10-02 整理:3721RD 点击:
为了实现零偏差,对于一个clock root 上 n多个叶结点,会有max latency和 min latency,“对于某个叶节点来说,当延迟较大时,时钟偏差会比较小,但是插入的buffer会比较多”,请问这是为什么 该怎么理解啊?

我的理解是 时钟偏差小,插入的buffer应该少才对啊

与buf的多少关系不大,buf的多少由时钟树的长短决定的

我就是这个不太理解,大侠能不能给详细说一下啊

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top