直接调用库单元，但综合后的门级网表中没有体现
时间：10-02
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我将verilog中的语句
assign out = sel? a : b;
替换成库里面的mux单元
MUX2SIXT1X u_mux1 (.Z(out), .A(a), .B(b), .S0(sel));
但是在综合后的.gv中发现 它没有用u_mux1来实现，而是随意用
MUX2SIXT1X U833 (.Z(out), .A(a), .B(b), .S0(n336));实现
因为我想对sel进行约束，所以必须用固定cell名，要不人每次综合的U833都变，无法实现约束。
谢谢。
assign out = sel? a : b;
替换成库里面的mux单元
MUX2SIXT1X u_mux1 (.Z(out), .A(a), .B(b), .S0(sel));
但是在综合后的.gv中发现 它没有用u_mux1来实现，而是随意用
MUX2SIXT1X U833 (.Z(out), .A(a), .B(b), .S0(n336));实现
因为我想对sel进行约束，所以必须用固定cell名，要不人每次综合的U833都变，无法实现约束。
谢谢。
gv中还有很多这样的mux：MUX2SIXT1X，有童鞋说给打平了，请大家看看。
如果在你们的verilog中修改，看是不是也出现这样的情况
set_dont_touch ?
解决方法就是，打包