虚拟时钟怎么处理

CTS之前，保持原样
CTS后，有可能要把clock latency加上

CTS前保持原样，CTS后可能需要加latency是不是指在用PT对设计进行STA分析时处理?即CTS前用PT对设计进行STA分析时约束不变（包含虚拟时钟），等CTS后用PT对设计进行STA分析时就把虚拟时钟去掉,加时钟latency即可?

把clock latency加到虚拟时钟上，不是去掉虚拟时钟

其实就是看看cts后，一般时钟路径大概latency是多少，可以看看reg2reg路径上launch或capture时钟的latency多少，就对虚拟时钟也设多少（cts前时钟没有latency）。这样做 ：
一是让reg2out和in2reg的时序结果更好看；二是防止工具浪费精力修端口的时序，插无用的buffer，因为端口时序是要根据顶层联系起来去调整的。

顶楼上，以前从来没想到过这种方法，好方法！学习了

呵呵，相互学习！

为啥用虚拟时钟约束端口的时序啊，有啥好处?以前从来没用过。

做层次化设计时是要用到的

您好，DC综合时，我用虚拟时钟约束了i/o pin，在encounter中发现有很多hold 时序违例，请问虚拟时钟和真实的时钟之间是不是要做个什么样处理啊?具体应该怎么做?谢谢！

好像是output上clock 没propagated延迟 所以会有output上setup的问题 用virtual clock 可以解决这问题。

不用虚拟时钟，把时钟在output port 上的delay 设成负值 来满足output port 上的setup 可以么?

您好！我用virtual clock 约束了i/o delay，在encounter中CTS后，优化hold的时候，发现报reg2out的violation，路径就是一个寄存器到输出端口，请问我在encounter中该怎么处理virtual clock ?我用了上面说的set_clock _latency -max 1 [get_clocks VCLK] 也没有用。

把出violation port上的时钟，output delay设成付的