求助！block 收timing与top看到的timing 不一致，求大神指点！

亲爱的各位大神！在做一个项目时，因为设计的原因top的clock在进入block之前已经有分过频（320分160分80），然后这些clock从不同port进入block.这样block在收timing的时候就不能看到top里面这些clock的skew,及derating的影响。导致block timing收掉，但是从top看block里面还是有violation.
请问各位大神有什么办法既可以把top里面的skew反应在block上，又可以把derating的影响也反映出来。
万分感谢！

在进入block的port处creat clock然后set clock latency和set clock uncertainty 再后面加buffer后create generate clock不知道行不，能进去不

回楼上的朋友。block已经有在进入block的port处creat clock长tree。block里面有试着设set clock latency -source把对应clock在top里的长度贴到block的tree上。但是dreating并不会算贴上去的这段值。

把clock之间的uncertainty设大一些，大概分叉之后的tree latency*derate+原来的uncertainty

这个是由于OCV影响造成的，最好的方法是在顶层把分频点放到模块端口，使的在顶层分叉部分越短越好，然后模块分频时钟之间预留margin fix timing

用margin来cover ocv。 算出大概的ocv是多少先。
用手来把clock之间的violation搞掉

感谢各位的指点，自己觉得把clock之间的uncertainty设大一些是个好方法。

设大uncertainty可以把derating的差别反映出来，另外还想把top中对应的clock的latency以source delay的方式贴到block中对应clock上，这样是不是可以把top中对应的skew也反映出来。