急求ICC CTS之后formality不过！

使用了，2011sp5版本的ICC, CTS之前使用了，split_clock_gate。
CTS之后，有许多ICG cell消失了----formality通不过-----
请问有人遇到类似的问题吗?如何解决呢?
急求！

formality那种工具就是个傻蛋，你用lec试试看！

不好意思，多年的 designer，但是不懂 ICC 和 CTS 是什么意思。
我的建议
1. double confirm it'll not change the digital logic of your design
2. if ICC or CTS really modify the logic, please mask the change and do formality again

对于clock gate最好还是在DC里面处理，后端再去split或者merge ，应该比较费劲的，

要设置下，要不然clone icg 确实会导致fail的，

在做cts时建议不要动ICG cells

如果clone和declone了要设置formal ，才能通过，就是ignore icg的变化，

沒錯,clock gate 最好是在DC裡處理,但后端再去split或者merge, formal 應該也會pass.

感觉不是clock gate的原因。这个得具体问题具体分析设计有做DFT么

set verification_clock_gate_hold_mode any

两个网表，如果门控有差别，好像是过不了，最近我也被这困扰，求高手啊