NanoTime问题
时间：10-02
整理：3721RD
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电路为一个简单 latch(3端口CLK,DATA,OUT).
mark_latch和match_topology都success.
在trace_path后，报如下信息：
......
Warning: Simulator Warning: Net DATA failed to switch.(DELC-004)
Warning:Failed to get delay from pin xxx (net DATA) edge rising to pin xxx (net DATA) edge rising ,unable to trace further.(DELC-003)
.......
无任何timing reports.
有遇到过同样问题的吗，盼解答
mark_latch和match_topology都success.
在trace_path后，报如下信息：
......
Warning: Simulator Warning: Net DATA failed to switch.(DELC-004)
Warning:Failed to get delay from pin xxx (net DATA) edge rising to pin xxx (net DATA) edge rising ,unable to trace further.(DELC-003)
.......
无任何timing reports.
有遇到过同样问题的吗，盼解答
问下，nanotime是干啥的，哪家的工具
synopsys家的，做晶体管级STA，类似于PT（PT做门级STA）
latch是需要配置的，不然会穿透从而丢失路径
感谢各位，问题已结，原因是transistor的length scale不统一，造成nanotime将um误读成m，无法驱动且无法做simulation.
3Q.
dedian 的点分数
dedian 的点分数
怎么设置呢?
我也遇到相同问题，小编怎么解决的呢