P&R后verify_lvs有“Floating ports” error
时间:10-02
整理:3721RD
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route完成后verify_lvs,没有short和open,但是有20个“floating ports”
![](../imgqa/etop/ichd/ichd-18797zxeyyhjno4o.png)
![](../imgqa/etop/ichd/ichd-18798nhqi411may4.png)
查看版图确实如此,比如i1_synCnt_reg_4_的Q端确实只连了一段浮空的metal1,不知道这样的error要不要管啊,怎样去修正?
另外有一点疑问就是,一般dff不都有Q和Qn吗,不用的那个端口要怎么处理呢?
求大神解答啊!
![](../imgqa/etop/ichd/ichd-18797zxeyyhjno4o.png)
![](../imgqa/etop/ichd/ichd-18798nhqi411may4.png)
查看版图确实如此,比如i1_synCnt_reg_4_的Q端确实只连了一段浮空的metal1,不知道这样的error要不要管啊,怎样去修正?
另外有一点疑问就是,一般dff不都有Q和Qn吗,不用的那个端口要怎么处理呢?
求大神解答啊!
只要过了formality即可。很多output pin功能上确实不要连线。
但是input pin千万不能float
谢谢小编解答我还发现一个问题 这样的cell有很多他只报出来20个 很多同样的情况并没报error,是报错的数量的限制吗,感觉不应该限制这么小啊
default就是20个
请问楼上如何去修复