ICC 2010 lab， CTS 过后，仍然有时钟 ideal

ICC的版本是 2012.06用的lab的版本是 201012
task：CTS clock_opt –only_cts –no_clock_route 过后，report_timing ，

lab guide 说，现在clock 应该都是 propagated ，但是SD_DDR_CLK这个时钟还是ideal，在这个design里这是唯一的一个是generated属性的。
问题是： 这个时钟在CTS后还是 ideal正常吗? 若不正常，我应该 再去做什么?
谢谢。

那是output端，正常

小编谢谢你的回答。
你说的output端，是指 SD_DDR_CLK这个时钟的源sd_CK是输出端吗?所以这个时钟仍然是ideal 吗?

还有个问题：

还是这个报告，为什么同样是SDRAM_CLK ，标号1出是ideal，而标号2出就是propagated?
谢谢。

input 与 output 同理

哦。有点头绪了。谢谢。

set_propagated_clock [all_clocks]
update_timing
report_timing ***
之前加上这两行试试
我觉得你得去检查下cts过程的log文件以及pt load该design的log文件，查看下error。