后端面试--每日一题（051）
为什么时钟走线使用double width和double space?
难度：3
主要是corsstalk
减小电阻以减小时钟latency
减小电容以降低crosstalk
CLock Net是主要的干扰源，增加他与其他Signal Net的Space可以减少因为耦合引起的Cross talk。
Double Width，(multiple vias)减小了电阻---》减小Delay。提高EM能力，提高可靠性。
4楼正确
需要强调一点，double width之后，EM能力提高，可以使用更大驱动的clkbuf和更大的fanout，从而减小时钟树的level
书上讲为什么是double space而不是tri space或其他倍：
当space小于等于两倍时，coupling capacitance随着space的增大显著降低；当space大于两倍时，coupling capacitance随着space的增加并不显著的降低，而且又占据了较多的routing resource，使routing复杂化。
所以综合来看一般是double space。
对，其实1.5倍space就可以去掉很大部分的x-talk
谢谢各位 学习了
学习了！
学习了！
请教陈大大。为什么只有double width后才能使用更大驱动的clkbuf?在double width前使用不也可以减少级数么?这个不是由max_fanout来决定的么? 或者还是说由于SI减少了，所以max_fanout的值可以适当提高?但是如果max_fanout的值的提高主要由于SI的减少，那也应该主要归功于double space啊。double space绝对要比double width效果好。
我觉得double width最大的好处应该是电迁移效应。因为设计中最容易发生电迁移的就是时钟树。
因为最小宽度的走线承受不了特别大的驱动，EM会有问题，工作一段时间后就被“烧断”了，就像细的电线不能通过太大的电流一样。
谢谢分享
谢谢陈大大。我看错了，呵呵。
学习了
领悟了，谢谢各位！
学习了，小编威武
真是个好地方，为什么没早来
受用！
good job
corsstalk
陈小编：
double width后是不是电容变大了，但电阻变小。
那clock net上的delay是变大还是变小呢?
谢谢！
每日一题！好东西
电阻影响delay，电容影响频率，width增加之后，电阻减小，电容增加，所以delay减小，但是频率降低，因此不能太宽~
很好很强大
很好的东西，向各位大牛学习了
请问小编，如果signal net上存在较大crosstalk，那么可不可以通过走2w2s或者1w2s来解决呢?该如何考虑这个问题?
都是牛人啊。
xuexile
学习。