关于内部pin的延迟

设计内部有一个时钟信号由模拟部分提供，在数字顶层就以一个pin的形式存在，静态时序分析时由于这个pin有set_driving_cell的设定，于是产生了两部分延迟，一是这个pin到内部器件输入端的线延迟，另一个延迟感觉像是工具自动添加的从driving cell到这个pin的延迟，且第二个延迟值在时序分析时launch和capture路径上的延迟还不相同，导致有些路径的时序不过，个人觉得这第二部分延迟应该是不存在的吧，想找个方法去掉它，各位怎么认为喃 ?

把set_driving_cell换成set_clock_transition试试，transition的大小可以参照你现在的timing report的数值

同时记得用CPPR

这也是一个奇怪的地方，CRPR我是设置了的，但是launch和capture路劲上时钟输入到内部第一个器件的延迟却还是不一样。

谢谢陈老大，这个可以试试。