请教下关于setup违反的问题

有个电路，在前端做完DC和PT后均没有违反，但是到后端那就有setup违反，而且违反很大，看了下违反路径，一些门的Trans延迟都好大，要20、30多，然后我看了下前端综合的报告，那些门的Trans延迟才0.5左右，这是什么原因呢?
比如下图中，一个两输入异或门在后端的延迟要30多，在前端只有0.5。

fanout太大，前端dc没有考虑，所以延迟很小
后端要满足drc，插入了几级buffer的话，有可能出现violation

timing report截图的位置不对，要看fal/u1上面的部分，
原因多半是楼上说的，在后端面试每日一题里面有一道STA的，列举了如何从report找violation的方法