ICC 吐出网标中 assign signal = 1'b0的问题

DC综合网表里有些output port 直接assign 成 1or 0， 我希望他能接到TIE cell，于是在pr的时候，进行了以下设置：
set_attribute [get_lib_pins TIEHI/Z] max_cap ..
set_attribute [get_lib_pins TIEHI/Z] max_fanout ..
set_attribute [get_lib_cells TIEHI] dont_use false
set_attribute [get_lib_cells TIEHI] dont_touch false
TIELOW设置同上，
最后PR出来的网表里，大部分都接上了TIE cell，只有一个output port依然assign A = 1'b0. ICC里显示这个port 是浮空的。没有连线。 请问如何能让他接到 TIELOW上。谢谢
另，这是一组bus，其他的bit都接到tie cell上了。

在DC的时候最好处理掉，有些多位信号的PR处理不完。还有个办法，手动加也行。

我重新综合了，网表里没有直接assign A = 1'b0；（A是output port)，都在前面加了个inverter。但是在place后吐出网表，这个A又直接assign 成 0了，对于top的output port也没办法用connect_tie_cells这个命令。

在综合的时候，应该可以remove掉assign。
还有一种可能出现小编这种情况，是不是在新的网表中，A后面没有驱动别的逻辑啊，是的话，就正常。

是没有逻辑，这么做只是前端的人不想改接口，在逻辑上只是个output port，他们是一组bus，其他的都能tielow，只有一个bit assign A[3]=1'b0，我现在不知道怎么才能让这个A[3] 能接到tielow cell上。

我也不知道具体指令。问一下，此assign不处理掉，不行是么?反正又没有驱动别的逻辑。

不行的，后面LVS有问题。我先试试把综合后连接这些output port的net dont touch掉试试 。

综合的时候 tiel cell的dont touch属性去掉了没?如果是后端加的,对于bus（output)会有这样的问题，比如低位补充为0，就无法tielo，只能addTieHiLo -cell “xxx xxx''到悬空pin和1'b0的单个pin。所以最好还是按我先前说的那样，综合的时候就tiel cell 使用logic 0/1标记，看verilog就知道设置是否正确，不正确就是dont touch 的属性没false掉或remove。

float的port?！
接什么还不都一样！
反正在版图上是不存在的！