encounter route violation

补充说一下
出现violation的地方，主要集中在STD领域。
有一些short，以及很多antena错误。
tool不能自动修复了，可以说明是STD配的 不合理么?
通过调整Guide.Region，以及设定 Padding，
可以改变STD的Density，这样可以改善配线混杂度。
大家也是通过这种方法，来检讨配线合理性的么 ?

合不合理主要取决于是否满足约束。
其实物理设计就是满足设计约束的过程，本身没有那么复杂。
至于route阶段，无法得到理想的结果，只能向上一个阶段追溯原因。
如楼上所说，找到出现vio的原因，对症下药就是最好的方法。

2#说的算一种解决方法

很多VIO，应该是floorplan不太合理。

这两天不断的debug.发现是cts sdc的问题。
nano encounter不同于ICC.ICC的CTS SDC中， 纯是定义时钟。
而encounter这个家伙，她的CTS SDC 里可以定义时钟线的 配线rule.（ICC是通过common文件来定义）
由于错误的设定了配线rule，造成所有时钟线都使用特殊rule配线，占据了很多配线通道，造成Density不高，但出现配线混杂的情况！
具体的设定就不提了 ， 使用enconter的人，可以关注一下！

另外，Floorplan不合理，也造成了配线混杂。
比如说电源线，挡住HM的出pin的地方，造成short。
但这些HM出pin地方的short ,似乎影响了整体配线，
使得STD 领域也出现了很多DRC Vio。
虽然通过 repair nr,可以修复一些。
但如果要彻底对策，还是需要先修改FP。
哎。tool还是不智能。