PT疑惑
时间:10-02
整理:3721RD
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在PT user guide上看到语句:set_clock_uncertainty 0.66 -from clk1 -to clk2 -from_edge rise -to_edge fall.
PT一般是用来分析同步逻辑电路的,在一些异步电路设计中,经常是在RTL代码里异步同步化处理,然后在PT中加上set_false_palse处理,即PT只分析同一个始终的路径,对异步电路不给予分析。而语句:set_clock_uncertainty 0.66 -from clk1 -to clk2 -from_edge rise -to_edge fall明显是来约束两个不同CLK的。是不是可以这样理解:在异步电路里,如果不设置set_false_palse,PT是可以分析异步电路的,只不过比较复杂!所以一般设计者是在前端RTL里进行异步同步化处理,这样在后端用PT分析就比较简便?
PT一般是用来分析同步逻辑电路的,在一些异步电路设计中,经常是在RTL代码里异步同步化处理,然后在PT中加上set_false_palse处理,即PT只分析同一个始终的路径,对异步电路不给予分析。而语句:set_clock_uncertainty 0.66 -from clk1 -to clk2 -from_edge rise -to_edge fall明显是来约束两个不同CLK的。是不是可以这样理解:在异步电路里,如果不设置set_false_palse,PT是可以分析异步电路的,只不过比较复杂!所以一般设计者是在前端RTL里进行异步同步化处理,这样在后端用PT分析就比较简便?
只知道不设的话,PT是会分析的
纠正你的一个概念,set_clock_uncertainty 0.66 -from clk1 -to clk2 里面的clk1 和clk2 是同步的