求教一个setup如何修复的问题，今年遇到的一个笔试题

2bit-vector是啥?
不懂，同求！

我也没明白这个提示是什么意思，我私以为可能是一个两位的向量，可以理解为两根线么?

求助各位，这题目让我夜不能寐啊

自己去理解：

没看明白，楼上的意思是把DFF1提前到C中?

可以理解成是对第二个cmd1的输入加上两个dff么?
我感觉这么做还是有点插pipeline的意思。

大侠你好，你的目的是通过减少reg to reg 之间的组合逻辑的延时减少Tclock,改变后的电路结构里增加了一个DFF,改变后的电路的输出并不变。我想知道的是，你在电路里增加一个DFF你是通过改VERILOG代码，还是改网表，还是在APR步骤去插入一个DFF?应在哪一步增加这个DFF?

学习了，搞IC不容易啊。

其实我是来刷钱的。

我是来刷钱的哦。

刷最后一个钱

不是增加了两个DFF了么?我感觉他的意思是给第二个组合逻辑的输入信号用两个DFF“存”一次。
至于你说的如何做到这个，我认为应该是在RTL级阶段，如果是dc出来的网表估计要这么修改会比较麻烦，而且dc一般会帮你修掉所有的setup violation

DFF1从后边挪到了C的位置,又加了一个DFF,其实就是你说的意思,给第二个组合逻辑的输入信号用两个DFF“存”一次

为什么要用两个DFF来存一次呢，而不是用一个。

注意看原图的下边有"提示:C is a 2-bits vector"一个DFF只能保存一位数据,所以就用两个DFF

都提示c了 应该就是在c增加dff吧

插pipeline是指什么?不可以在DFF1的clk前加个5ns的buffer么?