综合后的网表中有assign

我看网上有人说综合前用
set_fix_multiple_port_nets-all-buffer_constants
我想如果直接把assgin替换成wire可不可以?有没有人试过?

我同样遇到过综合后的网表中有assign的情况（即使set_fix_multiple_port_nets-all-buffer_constants），我觉得没有关系。

我觉得assign是行为级的语言描述，综合后就应该生成纯粹的gate netlits，不应该含有assign，实践证明，assign在后端是不方便处理的，应该fix；
用set_fix_multiple_port_nets-all-buffer_constants去除，
如果不行，还应该加上remove_attribute 【all_design】 dont_touch

好，谢谢！

把assign换成wire有时候是有问题的，比如：
output A;
output B;
reg X;
assign A=X;
assign B=X;
你把assign都换成wire,就出现pin A和pin B连在一起了。实际可能需要分开使用。
解决办法3#说的就差不多了。

我在导出verilog时，也加上了上面两句，但是如果不打散层次，还能出assign
如果ungroup -all，就没有assign了，这是怎么回事，是不是导出的时候还要去掉层次啊

我还遇见过不加命名规则就有assign出现,加了就没有.....我觉得没有什么关系啊,真是诡异

高手，你好，我现在DC综合后的网标也有assignA=1'b0，然后我也按照你的set_fix_mltiple的设置，网标还是存在assign语句，我是想问，比如我一些端口按我设计的，是应该把A连接GND的，也就是1‘b0，存在这个assign语句是否PR就有问题呢?两年过去了，现在你对这个问题有什么新的看法没有?

assign 后端工具可以处理

set_fix_multiple_port是需要遍历底下所有的design的啊。
current_design top_design
foreach_in_co unit [get_designs *] {
current_design $unit
set_fix_multiple_ports .....
}