关于多速率系统的综合问题
时间：10-02
整理：3721RD
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我的设计是一个多采样率的系统，后级的时钟是通过前级电路的分频得到的，也就是说每个模块的时钟都不一样，后级模块的时钟来自前级。这时候我应该如何做综合，如何约束是中啊?多谢各位啦
一堆generated clock
多谢小编，今天搜索了板上的帖子，弄了个大概~
顺便问个小问题，对于时序电路，不完整的条件语句是否是允许的?