请教前辈们一个关于jitter影响因素的问题

一般定义上说，jitter是由PLL在产生时钟信号时产生的抖动，将造成的周期的不稳定。在后端设计时，一般用uncertainty，来设置timing contrain，从而考虑jitter带来的时序问题。
从这点上看，jitter，在PR开始后，就是一个固定值，不管PR的floorplan怎么摆，或者如何绕线，这个值都不会变化。
但也有人说，后端要减少jitter，需要尽量减少时钟路径上的gate个数，或者缩短时钟路径长度。
但我觉得，缩短时钟路径长度，的确可以减少OCV，但是这是否能减少jitter，我就不确定了。
请问一下，后端的操作，可以减少jitter吗?
如何可以的话哪些操作可以影响到jitter?这个jitter又是怎么定义的，它和OCV怎么区分呢?
如果不行，那么是否jitter的大小与时钟路径的部署完全没有关系，仅与PLL相关。

查了一些资料，还是弄不明白，哪位前辈能指点一下呢

自己顶一下，实在是很迷惑。

jitter是先天存在的，只能考虑它的影响，不能进行优化吧
uncertainty是人为定义的，不仅包含jitter还包含有设计和工艺的margin
jitter的大小与时钟路径的部署完全没有关系，仅与PLL相关。我认为这个是正确的。

谢谢小编，这下我就明白了。

我猜是不同部门/公司的人，对名称的解释不一致造成的困扰