问一个encounter中出现的错误

如图中所示，clk是原始时钟，ramclk是由clk产生的时钟，在dc脚本中利用create_clock和create_generated_clock分别定义了它们，并且只定义了clk的latency，在产生的sdc带入到encounter中，读入sdc没有报告问题，在进行place这边动作时，报出一下的错误信息
A latency path from the 'Rise' edge of the master clock 'clk' at source pin 'clock/muxclk/Z' to the 'Fall' edge of generated clock 'ramclk" at pin 'cpu/ramclk/Z' cannot be found.
不知道这个错误该如何解决?求助一下大家，谢谢！

Cadence解释过这个问题，没有简单的解法，如果可能的话，把latency设为0
http://support.cadence.com/wps/myportal/cos/COSHome/viewsolution/！ut/p/c5/dY1bcoIwGEbX0gV0_hAcSB6Ri9yaUEZD4IUB1AwqxCoV29UXF9DzPZ755kAFy8bm0atm6vXYXEBCZdUG3rhGskKUu4ygiFgsyYWPFqB4Pawa_YODoITKfnmMDYLoJtiuUeQmUUxsE6PEAjHq27CUtiDD7m572lG-L_N4Z6gPrey752Gs_XdthA5hQ_18tIMMrhqX6zHjLOgIYjTeuRe6P3W8UEUX3Py8j_DR5Fn5xCn_EfPc5nU2ocn8Gngq1bmlYS9O36kj09WnmGnVHoGFejjA9Tz-BsR5-wM7sISs/dl3/d3/L2dBISEvZ0FBIS9nQSEh/

是设置 'Rise' edge of the master clock 'clk' 到the 'Fall' edge of generated clock 'ramclk"的latency么?试验过设置ramclk的latency，也是报告出上面的错误
因为设计中只需要关心fall edge of the mater clock clk到the rise edge of generated clock ramclk的这条路径，encounter的sdf导入pt分析时，这条路径也是作为ramclk的latency进行计算的，是不是上面这个错误的路径的latency可以不去关心了?

如果还可以往前走，就ignore它