这样的差分信号如何处理

为啥用这种方式啊 ?
应该有更好的方式产生CLK and CLKB
上面的用两个反相器级联输出clk
下面是一个传输门和反相器级联clkb
传输门常开，size 和输出clk的前级反相器一样 ，后级反相器也要一样。
这样的方式虽然也不是最好 ，但是会好一点的。

很不错哦，

你说的这种可能会好一点，但是我想说的是怎么样让工具做的尽量匹配，比方说加一些约束什么的。

有些库里有这种差分输出的clk buf

我可能没把问题说清楚，不管芯片内部采用什么样的手段产生clk和clk_n,如何尽量让工具在p&r的时候使的这两个差分信号在芯片的输出端相位差的尽量少。

一根clk net连到差分clk buf上，它的2个输出对称地连到output PAD上，不就保证相差最小了吗?

<1>库里没有这样的buf
<2>是否可以尽量约束一下呢?比如set_max_delay = set_min_delay之类的

在clk和clk_n上采用的器件不同，是否有一种设置可以使连接到这两个器件的线宽不同是不是也可以使相位尽量小啊

约束不如手做，
如果速度不快的话，找一对delay接近的clk buf/inv搭一个差分clk buf，细小的相差用走线调整

工具会认为这是两个时钟吗?它们是同源的

看来只能手工画special wire了，看这个相位差只能通过后仿波形吧，sta有办法吗?