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STA时的一个问题

时间:10-02 整理:3721RD 点击:
我在对综合后的门级网表做STA的时候,发现路径中会有一个与非门的延迟特别大,有8ns左右,导致整个路径的时序违规,请教一下这是怎么回事?

小编可以说的详细点,把timing report贴上来

report_timing -net 一下,看看fanout是不是很大

弄个 图出来啊

大多数原因,是没有解fanout,仔细看一下报告,这种明显的异常问题,报告中肯定可以找到原因

------------------------------------------------------------------------------
clock vp0clk (rise edge)0.000.00
clock network delay (ideal)0.500.50
U_EPX1APP/U_USERAPP/U_VIDEO_PORT0/u_vp_converter/vp0_en_reg/CK (DFFRX4)
0.000.50 r
U_EPX1APP/U_USERAPP/U_VIDEO_PORT0/u_vp_converter/vp0_en_reg/QN (DFFRX4)
0.691.19 r
U_EPX1APP/U_USERAPP/U_VIDEO_PORT0/u_vp_converter/U137/Y (NOR2X4)
0.381.57 f
U_EPX1APP/U_USERAPP/U_VIDEO_PORT0/u_vp_converter/U398/Y (NAND2X8)
8.4910.07 r
U_EPX1APP/U_USERAPP/U_VIDEO_PORT0/u_vp_converter/u_rgb2ycbcr_0/U339/Y (MX2XL)
1.3711.44 f
U_EPX1APP/U_USERAPP/U_VIDEO_PORT0/u_vp_converter/u_rgb2ycbcr_0/B2Y_delay_reg_3_/D (DFFQX2)
0.0011.44 f
data arrival time11.44
clock vp0clk (rise edge)6.006.00
clock network delay (ideal)0.506.50
clock uncertainty-0.506.00
U_EPX1APP/U_USERAPP/U_VIDEO_PORT0/u_vp_converter/u_rgb2ycbcr_0/B2Y_delay_reg_3_/CK (DFFQX2)
6.00 r
library setup time-0.305.70
data required time5.70
------------------------------------------------------------------------------
data required time5.70
data arrival time-11.44
------------------------------------------------------------------------------
slack (VIOLATED)-5.74
时序报告就是这个样子的,我又仔细看了一下,这个pin的max_capacitance和max_transition都有违规

fanout确实挺大,有36,能够优化吗?

U_EPX1APP/U_USERAPP/U_VIDEO_PORT0/u_vp_converter/U398/Y (NAND2X8)
8.49 ns 实在是有点大?看看这个单元

打断插大驱动能力的buffer

给个全一点的报告,把fanout打出来看看

应该是把Transition报出来,看有没有异常。Fanout大一点没有关系,像时钟树上40左右的很正常。

我觉得加大驱动buf效果不一定好,如果fanout出来的线相对都比较长,建议在集中的地方split成几组,或者有可能是某条net的detour的问题。需要优化net。
呃,弱问一下,如果想看这条net的长度,绕线情况,用什么工具?新手上路。

一般这种情况就是fanout太大了 ,cell的delay由input_transition和output_load决定的,只要你解决了fanout的问题 问题就解决了

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