encounter CTS问题

.本人刚用encounter不久，发现些菜鸟级的问题，望各位大侠不吝赐教。谢谢
1.请问我CTS之后，版图就出现连接线了，还出现小白“X”，如图所示：
这些线跟后面的route有什么关系啊?
2.CTS后的时序报告中：Density: 100.935%有问题吗?》100%可以嘛?
timeDesign Summary
------------------------------------------------------------
+--------------------+---------+---------+---------+---------+---------+---------+
|Setup mode|all| reg2reg | in2reg| reg2out | in2out| clkgate |
+--------------------+---------+---------+---------+---------+---------+---------+
|WNS (ns):|2.633|6.477|N/A|2.633|N/A|N/A|
|TNS (ns):|0.000|0.000|N/A|0.000|N/A|N/A|
|Violating Paths:|0|0|N/A|0|N/A|N/A|
|All Paths:|8|4|N/A|4|N/A|N/A|
+--------------------+---------+---------+---------+---------+---------+---------+
+----------------+-------------------------------+------------------+
||Real|Total|
|DRVs+------------------+------------+------------------|
||Nr nets(terms)| Worst Vio|Nr nets(terms)|
+----------------+------------------+------------+------------------+
|max_cap|0 (0)|0.000|0 (0)|
|max_tran|0 (0)|0.000|0 (0)|
|max_fanout|0 (0)|0|0 (0)|
+----------------+------------------+------------+------------------+
Density: 100.935%
Routing Overflow: 0.00% H and 2.28% V

小白叉应该是open，你可以在tools的vio浏览中看到它
一般85%左右就差不多了吧，100%实际芯片应该做不到吧，就算没有macro，全是std，那也表示所有的std一点空隙都没有，一般多少要留点余量，来fix_timing或者fix_drc或者eco吧
你这个基本上做不下去了，Routing Overflow也多了，cadence建议是3层的不要超过0.5%，5层+的最好也不要超过1%，否则即使绕也布不通的

多谢指点。按照你所说，我的报告会出现这么离谱的错误呢?都达到100.935%了，影响这些的因素有哪些啊?在操作的过程中该如何进行设置参数?请在指点小弟一些吧。多谢了

加大点面积，或者放松点约束

Route -> Nano Route -> Route，选中弹出菜单中的 Area Route选项，然后用鼠标单击
Select Area and Route，然后带着鼠标回到版图，按着鼠标左键选中有白色叉的周围一小
块，放开鼠标。此时 Encounter就会对这一小块电路重新进行布线优化，大多数情况下
会将错误排除。

我也刚开始学，在资料上看到的这种方法，试过一次，能行。重新布线后，再Verify Geometry ，我的那些白色小x就没了。第二个问题不知道