求助，为何edi修正的hold违例，在sta后发现还有一条min delay延时

原因很多，
约束不一样，或者是一样的约束，但是EDI和PT的理解不同
每个工具算timing都有差异，特别是用spef算
计算的条件不同
查找的办法是把那条违例的路径，一模一样在EDI里报一次，两下比较。

小编，你好。后来我在pt里面用bc_wc分析方式就没有时序违背，但是用on_chip_variation分析就会有很多的hold_violation，不仅仅是一条了。on_chip_variation的分析方式会不会太悲观了?因为出错的路径都是分频部分的路径，我的设计外界时钟频率为13Mhz，使用的工艺为250nm，在这样的条件下是不是不需要ocv了?或者有可能是edi的spef提取的不够精确也会有可能造成分析不一致的问题?

250nm应该要OCV了，你要同foundry确认
EDI里面也要相应使用相应的SI选项，这就是我说的“计算的条件不同”造成的结果不一致

小编，250nm就要使用OCV了吗?SI也必须考虑?
之前我们做的180nm的case也还是用bc-wc ，EDI里面的SI开关也都没有打开，这样会不会不是很保险?

我怎么记得0.35um开始就要OCV了?
这个按照foundry建议

晕，在上一个公司做65nm时，都还在bc_wc……，竟然还能work……

我用过的250nm、180nm、130nm工艺，几家foundry都没有提OCV要求，65nm工艺的两家foundry都要求用OCV。
我比较过T 65NM下的OCV和BC-WC，就比较的那个case而言，BC-WC下200ps的margin等效于OCV下100ps的margin，但如果case中时钟树做得不好或者有一些变态的时钟结构可能就有危险了。
我的经验是：不管哪种深亚微米工艺，务必按foundry的要求做STA，SI是必须考虑的，hold margin保证50~200ps，而且在每个corner下同时做SI和non-SI两种hold分析。
另外，个人感觉EDI与PT的一致性不如ICC与PT的一致性好，所以如果PT说有violation，那一定要修。

非常感谢你的热心指导和帮助！

赞同，180nm的工艺，我们一般hold也都是200ps的margin。但是SI没有考虑。
具体来说那个工艺以后算是深亚微米呢?130nm?90nm?65nm?

0.35-0.8μm称为亚微米级，0.25um以下称为深亚微米，0.05um以下称为纳米级。

你好，请问下，在pt中做sta时，是如何把si也考虑进去的?是通过什么命令?还是说在提取spef的时候为了考虑si，需要在edi中做什么特别的操作来提取spef?