dc violation的问题

跑完了dc之后，report_constraint -violators，得到这样的错误汇总：
min_delay/hold ('reg2reg' group)
请问这个violation是属于hold违背吗?需要修改吗?我想在pr的时候修正它

个人感觉，得分析一下这个hold violation，如果是很大的话，可能是constraint的问题，
要跟designer一起修改constraint
如果hold vioalation是reasonable的话，就让PR工具去修吧。
正常情况下，综合后没多少hold violation。

可能是我的clock uncertainty设计的比较大了，以前相同设计的情况下是没有这个的我想问下这个uncertainty要设计多少比较好?
我的clock（包括分频的）都设成ideal和dont touch network了，这样设置对吗?

对了，我验证了下，确实是这个uncertainty设置的大了，我以前设置成2.0，现在改成0.5左右。我设计的时钟是13M，然后里面还有分频时钟，请问这个uncertainty设置的多少较好?

哎，没人回答，我觉得就是uncertainty设置的问题，有没有高手知道13Mhz，250nm或者180nm工艺的时钟三大约束属性药怎么设置比较合理?

uncertainty 应该是fab会给一个reference 值
每个node和fab不一样