icc bus 问题

在ICC中，读入网表后发现bus的顺序全部变为从低到高位的顺序了
例如bus A[7:0]变成了A[0:7],bus B[7:4] 被改成了B [0:3]
请问有什么方法可以读入网表时保证总线的顺序不变吗?

不记得了，这个好像是icc的bug，很难发现的，因为formal也能过， lvs也能过，
好像是升级icc版本，或者写个空的module在网表里面，

目前的版本已经是2010版的了
这个顺序会不会影响做后仿真的时序反标和时序分析。
如果不影响那也只能这样了

icfbicfb ：
ICC 给回的网表 formality 时不能通过啊