请教pt在如下情况下该怎么设clock

source clk有几种频率，经过clk module后生成不同的clock去不同的module,clk module只是mux和gating之类的logic,没有分频.请问PT的时候要怎么处理这些 clk module出来的clk..需要create_generated_clock吗?还是不用管?只要在source上create_clock就好了?
if{$mode == ""}
{
create_clock -name sclk ...[get_ports source_clk]
create_generated-clock -name clk1 ... [get_pins ...] -master_clock ...
...
}?

不用，只要在source上create-clock就行了
gating这种不会挡住clock的，只有 flop会，

我clock module里面有flop..用来flop一下gating用的enable信号的。

请教小编。为什么我在把其中一个clk module1的clk enable在set_case中设成0后,pt为什么一条path都报不出来了?
因为我的设计中，在一种mode下面，不是所有的clk module出来的clock都要用的。