一个线上延迟的基本问题。

一段长线的延迟比两段短线延迟的和要长?我很难理解这个道理，看看大家有什么好的解释。
t=0.69rc 所以{（a+b）^2} > { a^2+b^2}
这应该是数字后端常见的定理吧?通过插入buffer来减小延迟。如下面例子
已知100UM的线延迟
给出1000UM的线，间隔100UM插入一个BUF，计算这时候的线延迟?同时计算1000UM不插入BUF的线延迟，比较两者大小。
结果应该是插入BUF的延迟小于1000UM的线延迟。1 ...
1000UM的线延迟是100UM线延迟的100倍。而插入BUF的线延迟只是9个BUF的延迟加上10段100UM的线延迟。
有这样的现象是因为buffer的输出阻抗为0么?（不好意思，本人基础知识比较差）

这个简单的是用elmore delay来估计的
书上讲过，插了buffer 会导致delay减小
看下《数字集成电路设计透视》 这边书，

若果你需要将一封信函急速从北京送到上海，有两种方法：
1，骑着赤兔马，但是中途没有驿站换马，直奔上海
2，骑着一批普通的快马，但是中途会有几个驿站换马
那么，请问：你会选择哪种方法?

哈哈，这个比喻比的……

你应该说在上海就有一个手机信号发射站，你在新疆想用这个信号，你直接接收信号好呢?还是在中间几个城市安上中继站（buffer）后，收到的信号更好呢?

你这个比喻更恰当贴切，更现代化，更前沿啊

看具体的理论分析吧， 有公式计算的

假设一段线的等效电阻是R，等效电容是C，则延迟是RC，中间插入BUF之后，分成两段，每段的等效电阻和电容分别为R/2，C/2，则每段延迟为RC/4，总的延迟是RC/2，为原来的一半。

假设一段线的等效电阻是R，等效电容是C，则延迟是RC，中间插入BUF之后，分成两段，每段的等效电阻和电容分别为R/2，C/2，则每段延迟为RC/4，总的延迟是RC/2，为原来的一半。

那如果不查buf，插入一个其它的器件呢?比如电阻，不是一样么?

应该不行吧，BUF的输入是接在栅极上的，高阻抗，即输入输出是不连接在一起的。所以插入BUF之后变成两段，电阻就达不到这个功能。

哦，这样解释我明白了，谢谢