我是个新手，一个另我很纠结的问题
时间：10-02
整理：3721RD
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比如，我综合一个芯片的模块，但是我analyze整个芯片的 RTL,DC是怎么判断只读取这个模块的RTL?根据什么指令?
把模块的rtl从顶层里抠出来，然后综合。我只能想到这种办法。
期待大虾出现。
current_design XXXmodule不就完了
如果你用analyze，那么你就用elaborate{top module} 这样就好了
如果你用analyze，那么你就用elaborate{top module} 这样就好了