统计一下大家项目中的布局密度
先说我的
工艺tsmc 0.18
布线资源4层metal, 7 track
placement density62%
这个不好说，和工艺，lib， metal stack 层数都有关系，
一般来说.18um 左右的80% 利用率， 85%也行，
90nm一下的要小些，60~75% 就不错了，
对， 7/9/10 track std cel lib 是说std cell的height，一般为metal 2 pitch的整数倍，
7track是7 倍metal 2pitch的意思
track越多， power rails 宽度越大，电源供应越多，单元速度越快，
对， 7/9/10 track std cel lib 是说std cell的height，一般为metal 2 pitch的整数倍，
7track是7 倍metal 2pitch的意思
track越多， power rails 宽度越大，电源供应越多，单元速度越快，
65 一般不高过75％
65是指65nm
也不能这么说， 和你的metal stack 有点关系
我上次做了个1p9m ,的block，65nm的 到了90% 还能布线通过
布线有时候和rtl 的质量还有点关系，比如综合出来 多fanin 的cell不多，也就好办，
有的design 利用率不高也布线不通过，很烦的，
SMIC .1880%左右
我的65也到90了.
小项目或者Block level经常90%~95%的飘过，这东西不但看Density，还看Routing资源，Metal层数很重要。
不过大家伙尤其是Hierarchical的Top-level，还是控制在80%以下，数据通道和ClockTree难搞定，一般不敢太挑战high Utilization。
小项目或者Block level经常90%~95%的飘过，这东西不但看Density，还看Routing资源，Metal层数很重要。
不过大家伙尤其是Hierarchical的Top-level，还是控制在80%以下，数据通道和ClockTree难搞定，一般不敢太挑战high Utilization。