在encounter中的cell blockage 是什么

如题，
1. cell blockage 是什么有什么作用?为什么cell blockage 会有via而且还连到了VSS或者VDD上
我的理解是cell blockage就是不让在cell上走线，哪位大侠能为我解释一下
2. 我在EDI中run完DRC后出现的都是cell blockage spcing 、NSMetal以及Cell blockage via 与Power via之间stack问题，我想知道为什么会出现这些问题
PS：我的表述可能不够清晰，但还请各位帮帮忙

对， cell blockage就是LEF里面的OBS，即obstruction， 阻挡区域，
一般里面已经画了metal的地方肯定是对于外面来说是OBS ， 也就是不让上方走线的意思，
要不然岂不是短路?
PR工具的drc检查很多和LEF/FRAM view建的有关系，很多是假错，
建议跑下calibre，看看真正的，

非常谢谢，我用calibre试一下
那么我看到的cell blockage via 就是std 内部的via 喽，也就是说在std 内部真实存在的么?

对，就是这样 ，
cell blockage几乎就是cell内部的金属层、via层，

谢谢，这样的话我就懂了，为什么出现了Stack via violation了

有的工艺 会决定 stack via的最高层数，还有一些rule，
就是不能stack所有层次的，
这个看具体的violation吧，可能要改的，

嗯，不过我的violation太多了，差不多1000个，不好修噢

看看具体的类型， 如果在calibre里面这么多，
LEF造成的就很麻烦，要重新修库，

有的SMT工艺 会决定 stack via的最高层数，还有一些rule，
就是不能stack所有层次的

cell blackage 不是禁止放置单元在所框区域?

是禁止布线吧?