10来个寄存器，时钟树达32级！

肯定有问题， 10个reg，按理说不加clk buffer也行
估计是clock transition , target delay 加的太紧了，

同意楼上说法！
做过一个只有9个dff的，把skew定为10ps，transition为50ps 一共差不多10级
后来放宽skew为200ps，transition400ps 就一个X32的buffer 就搞定了。

我的时钟是这样设置的：
100ns 的周期，skew 和latency都为10ns，这样会过紧约束吗?我是本以为1/10的周期应该算正常

latency设过大了

这skew，latency都不好说
你先不要约束，让工具自己做吧，做出来再看看，

transition等参数设定不合理，
或者有需要balance clock insertion的地方

flop 的place 没有问题吧。latency 应该不需要设置，通常情况下 tool 会做min insertion delay的tree，然后在去满足skew， 所以有给 基本的skew 要求就可以来。 transition 如果 不过设置应该会去library里面的或者全局量， target 的 transition一般会根据 cell 的驱动能力tool 去计算 去保证 好的power 等等其他Qor。