后仿结果和前仿不一致怎么办

最近做了一个IO PAD电路，做完后仿，发现同前仿的结果相比，输出信号的duty cycle变得比较差，这个大概是layout中的什么原因引起的?
需要修改版图吗?
谢谢指导

IO PAD?那你应该是SPICE仿真的结果吧。
因为后仿加上RC参数后，占空比和传输延迟会变差许多，如果在你的spec范围内可以不管，如果超出spec要求，需要重新修改cdl和layout

哦~同求，谢谢高手啦~

同意2#
如果利用calibre 提取的寄生，则可以通过calibre本身查看信号线的寄生