.lib库里面，wire_lode里的resistance怎么是0啊

wire_load(G200K) {
resistance: 0.0;
capacitance : 0.000175 ;
area : 0.0;
slope : 0.5;
fanout_length(1, 27.0) ;
fanout_length(2, 60.8) ;
fanout_length(3, 100.4) ;
fanout_length(4, 167.1) ;
fanout_length(5, 231.9) ;
fanout_length(10, 398.6) ;
fanout_length(16, 823.3) ;
fanout_length(50, 1149.0) ;
fanout_length(90, 1424.2) ;
}
wire_load(G500K) {
resistance: 0.0;
capacitance : 0.000175 ;
area : 0.0;
slope : 0.5;
fanout_length(1, 29.5) ;
fanout_length(2, 66.1) ;
fanout_length(3, 106.4) ;
fanout_length(4, 182.8) ;
fanout_length(5, 243.6) ;
fanout_length(10, 444.9) ;
fanout_length(16, 854.5) ;
fanout_length(50, 1149.1) ;
fanout_length(90, 1431.7) ;
}
每一个的resistance都是0，这样在综合时候是不是就没法估算net delay了。是.lib问题还是怎么回事呢

好像在DC里也没办法报电阻值，负载都是以电容形式估算的
也许就是用电容性负载近似
不太清楚，懂的人说说吧。

自己顶

我这个是.lib里面的，不知道.db里面会是什么样，现在dc没法用了

thankyou verymuch

顶顶，难道综合的时候不考虑电阻吗?有没有人能给个你们的wire_load来比对一下

顶顶顶。

在综合时设置wire_load选项，目的在于给design一个寄生效应的参考，只是一个估计模型，用什么模型还不是用户自己定义的，你还可以自己写个wire_load参考出来，一般是使用最坏的情况。
另外，需要提到的是，你也可以不设置wire_load，因为本身DC时，routing和STD Cell都不是确定的，此时Timing也就只是估计值

是啊，我也遇到过这种情况！
希望高手指点一二?

何必如此追究呢恩?

同问！

学习。