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我的一个系统在FPGA中验证了,不知道往后端怎么走

时间:10-02 整理:3721RD 点击:
我的一个系统在FPGA中验证了,不知道往后端怎么走?
用Verilog在quartus下综合编译,在FPGA中验证
博士师兄给了synopsy工具,但不知道怎么个用法

一般就是用synopsys的工具把你的代码综合成网表,然后进行网表级仿真,以及相关的时序分析,时序分析需要使用专门的时序分析工具,比如primetime之类的,至于流片那就是专门的厂家做的了。

谢过了

恩,是这样滴

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