请教一个综合问题

编写的程序输出为
output[1:0] A;
reg [1:0] A;
综合约束中定义了set_output_delay-max........[all_outputs]
定义完约束以后check_timing报以下warning
the following end-points are not constrained for maximum delay
A_reg_0/D0
A_reg_0/D1........................这些需要去约束吗
A[1]
A[0]....................................这个应该是在刚才的set_output_delay中约束了的呀
这些需要怎么去消除?
还有就是在某些时候没有set_input_delay
在check_timing 时候并没有报warning怎么回事?
谢谢，小弟刚开始接触dc，希望能跟大家交流
以前做的是一些模拟ic方面东西，也希望能跟大家交流，谢谢

后来我看到A_reg_0这个cell是库中一个叫MFPTNB的cell，该cell的D1（输入）端直接与它的out端相连（net就是A[0]）,
我的感觉是这个D1由于和A[0]是一个net，所以系统把它当作port来处理了，那是否这个warning可以忽略?
但是该cell的D0端并没有与外部net相连，那怎么也会报warning呢?
请指点，谢谢

I don't know

create_clock

1.查看一下综合过程中报告的wanrning。
2.查看一下此端口是否是在你所约束的时钟下。

我认为是RTL代码的问题吧！