关键路径的延迟怎么得到呢？

工具帮算的吧

通过DC加的，可图像可命令的

首先在做之前你心里就应该有个大致的看法，就静那一块是关键的，工具跑完看报告

是这样的，有时候我直接用report_timing命令，后面不加参数，结果有时就只报出来，从clk到Q端的时间。
我看一些人写tcl里面就是只写了report_timing就可以了，所以有些糊涂

在DC里面没有设置wireload model的时候report_timing是忽略net delay的;
想要有net delay,如果P&R已经做完了，可以把从Layout里面提取的RC参数反标到网表里面；如果还没有做P&R,又一定想预估net delay的效果，那就要设置wire load model，让DC根据wireload model里面的值用AWE或者elmore model把net delay计算出来。

学习学习学习

还是没有个很明确的解决回答啊