微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > ISE里面差分时钟怎么约束?只约束P端就可以了吗?

ISE里面差分时钟怎么约束?只约束P端就可以了吗?

时间:10-02 整理:3721RD 点击:
rt

管脚约束都需要啊

管教约束的时候P和N都需要约束,但时序约束(如period)的时候,只约束P端即可

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top