综合时约束的作用？

[求助]综合时约束的作用?
不对！

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小编怎么会有这种想法?那synopsys还不早倒闭啦。

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可是我加不加约束，好像综合后的结果是一样的。
我只是加了一个周期约束。 看report发现和不加约束的效果是一样的。
为什么呢?
我刚接触约束，请各位指教

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两种可能：1.你的约束没加对，约束没起作用。 2.你的约束很容易达到，可能因为你的设计很简单，逻辑级数很少。

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我觉得加不加时钟约束看report应该肯定会有有些地方不同的。至少slack会不同。

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：（
我的设计很简单，一个简单的计数器，但是约束不是很容易达到，slack变成负的了，约束没有达到，可是给的其他数据都是一样的：（
我加的是300MHZ的周期约束，8位的加法器。就是想看有没有变化，结果slack变负了，其他没有变

[求助]综合时约束的作用?
是不是因为太简单了，没有优化的可能了?：（

[求助]综合时约束的作用?
1. 看你是用什么工艺的了，还是FPGA?300M的8位加法也不是那么好实现的，特别是在FPGA里就更不容易。
2. 看你的synthesis工具有没有好的加法算法。如果你自己写的加法器算法，基本没有优化的余地。

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另外如果是记数器，建议不要用加法器实现，自己写一个记数器逻辑性能比较快。

在FPGA里很可能是这种原因：
采用综合工具直接综合时，FPGA的计数器基本上是一种固定结构，由专用进位链完成，结构固定（LUT+MUX），布线也是固定的。所以你无论怎样加约束，最终结果都是一样的。
要想解决这个问题，有两种方法：（1）根据你的设计要求，采用特殊结构的逻辑形式，这种计数器只是逻辑意义上的计数器；（2）自己利用FPGA中的底层资源设计计数器的结构（这种方法对FPGA使用者来讲，基本上很难）。
或者你可以向FPGA厂商咨询一下，看看他们有没有现成的core。

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谢谢各位了，其实我主要是想看看约束后的效果，就发现了这个问题。
代码很简单，基本就是
if (cnt==8'hff)
cnt<=8'h00;
else
cnt<=cnt+1;
所以我想是因为根本没有什么优化的可能性了所以才这样的吧！