一个关于FPGA调试时遇到的郁闷问题

今天在做验证时发现HASH模块的hash_start启动信号无效，于是将其用FPGA EDITOR中的probe拉出来，通过逻辑分析仪观测，然后发现该信号可以正常使用，但是后来将这个probe删除，发现模块又不能正常使用了，还是hash_start无效.
这种情况在设计中遇到过多次，经常出现拉出probe后，以前的运行情况发生变化，但是我的时序均是满足要求的。
请问问大家是不是也遇到过这样的问题，以及怎么解决的，谢谢

自己顶一个，不然帖子就沉了

一句话来说，就是“对信号的观察会引入对信号的影响”。就是所谓的测不准原则：

被观察的信号扇出变大，造成设计的时序余量发生变化。实现触发逻辑需要在信号路径上加入触发器和组合逻辑，这样一来必然造成被观察信号的扇出变大，信号的输出延时增大。如果被观察信号的时序很紧张的话，加大信号的延时可能使时序关系变好（原有的bug不出现了），也可能恶化其时序（bug出现得频繁了或新的bug出现了）。

非常谢谢