请问一下，数电的触发器都要采用相同的边沿触发吗？

有一个电路，采用的都是时钟下降沿触发，结果导致各个信号的边沿靠得很近。再用这些信号去生成其它逻辑时，就很容易产生毛刺，而且可能出现逻辑错误。所以，我想把一些生成关键信号的触发器采用上升沿触发，使得这些信号的边沿与时钟下降沿分隔开来。之前没有多少实践，不知这样行不行，请各位达人指点。

随便那个沿都可以，关键是必须满足建立保持时间。

可以把组合逻辑的输出再经过一级时钟下降沿触发的寄存器，一般来说可以避免把毛刺或错误的输出引入到后面的电路中

逻辑链太长就要切割开

为了设计的同步,所以全部采用下降沿触发
至于后面的逻辑有毛刺是正常现象,不影响后面的使用(如果后面也都是下降沿触发的话)
如果需要消除毛刺,可通过一个下降沿的触发器,不过回有一个时钟周期的研时

谢谢了。

那要看你的设计需要了，如果一定要双沿触发的话，那也没办法。
不过尽量还是要统一到一个沿触发。