@_@ @_@请教一个关于verilog仿真(modelsim)调用的问题——8051

在仿真过程中，小弟遇到一个问题，其中一段程序如下：
`include "mcs51_powerup_rst.v"
`include "asyn_ram_256x8.v"
`include "mcs51_core.v"
module mcs51 (rstin,clk,P0_in,P0_out,P1_in,P1_out,P2_in,P2_out,
P3_in,P3_out,ale,psen,ea);
input rstin,clk,ea;
input [7:0] P0_in,P1_in,P2_in,P3_in;
output ale,psen;
output [7:0] P0_out,P1_out,P2_out,P3_out;
wire ale,psen;
wire [7:0] P0_out,P1_out,P2_out,P3_out;
wire power_up,rwb;//rwb:inchip RAM read/write contro
wire [7:0] RAMdatain,//inchip RAM data out
Data,//busvalue
RAMaddr;


powerup_rst
PWR_UP_reset(.power_up(power_up));

mcs51_core
core(.power_up(power_up),.rstin(rstin),.clk(clk),.RAMdatain(RAMdatain),
.busvalue(Data),.rwb(rwb),.RAMaddr(RAMaddr),.P0_in(P0_in),.P0_out(P0_out),
.P1_in(P1_in),.P1_out(P1_out),.P2_in(P2_in),.P2_out(P2_out),
.P3_in(P3_in),.P3_out(P3_out),.ale(ale),.psen(psen),.ea(ea));
asyn_ram_256x8
inchip_RAM(.Data(Data),.Address(RAMaddr),.WE(rwb),.Q(RAMdatain));
endmodule
在编译过程中，出错原因为找不到调用函数
`include "mcs51_powerup_rst.v"
`include "asyn_ram_256x8.v"
`include "mcs51_core.v"
其中这几个函数都已编译成功（若被调用函数其中没有再调用其他函数的话），但是一遇到调用其他函数的情况，就用不行了！
我用的仿真器是modelsim se 6.1f
我在project中把这些所有的相关联的程序都放在了project下的一个子目录中了。
可是编译这些就是通不过！
请各位大侠指点指点啊~
不胜感激！

哪位大虾帮帮忙啊！