除法器的Ip核 如何使用？

写了一段代码，目的是调用除法器的IP核，语法检查没有错误，但在功能仿真时出错。代码及错误提示如下：

module divider_N(CLK_1M,A,B,C,D,RFD);
input CLK_1M;
input [15:0]A;
input [15:0]B;
output [15:0]C;
output [15:0]D;
output RFD;

//实例化除法器divide
divide U1 (
.clk(CLK_1M),
.dividend(A),
.divisor(B),
.quotient(C),
.remainder(Q),
.rfd(RFD));
endmodule

在用ISE自带的仿真工具进行仿真时，出现如下的error提示：
ERROR:HDLParsers:3482 - Could not resolve instantiated unit div_GEN_V1_0 in Verilog module work/divide in any library
ERROR:Simulator:198 - Failed when handling dependencies for module divider_N_tbw
功能仿真无法实现，请指教

小编可能是用xilinx的ip吧?
不管用哪家的ip，在仿真时应该把ip的 beheave model(即行为模型，也是用verilog写的)也加进去编译仿真，也可以把所以得ip先做成库在仿真的时候调用就可以了。
你的错误是说找不到div_GEN_V1_0的行为模型。
库的编译可以参考论坛上的解释。 收索：ise 库 编译

是的，我用的是Xilinx的IP核，不过我在Modelsim中添加过仿真库了。
But
我用的是ISE自带的仿真工具，并且先前我曾经做过乘法器和累加器的仿真，功能仿真是可以出来的；
我在怀疑：是不是应该更新IP核?
点击ERROR提示，在官方网站上得到如下提示：
When running 9.1i ISE Simulator, all or some of the following errors are encountered:
"ERROR:HDLParsers:14 - Dependency database /hdpdeps.ref doesn't exist and can't be written"
"ERROR:HDLParsers:3482 - Could not resolve instantiated unit <name> in Verilog module work/<name> in any library"
"ERROR:Simulator:198 - Failed when handling dependencies for module <name>"
Solution 1:
This problem has been fixed in the latest 9.1i Service Pack available at:
http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp
The first service pack containing the fix is 9.1i Service Pack 1.
所以我就进入上面网站，下载了更新。但是我用的是ISE 8.2i，而下载来的更新是9.1i版本的，安装不上啊 ！（好像不匹配）

咋没人回话哪，难道都没用过吗?

确实没有用过啊