问个问题，关于ISE

问个问题，关于ISE
综合时加上no clock buffer的约束。

也不太懂。

clk的扇出比较大，如果不是从gclk输入也可以，但是为了让clk使用fpga内部的最好的时钟布线资源，应该将clk通过一个bufg输出，这样即可以保证时钟的驱动能力，又可以保证clock skew最小。