请教：如何与外部时钟信号同步？(verilog)
时间：10-02
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我想实现这样一个功能：系统分频高精度的内部时钟得到某一频率F，当外部同步信号来时，F对应的计数器reg要清0，产生与同步信号同步的F。小弟初学VERILOG. 请指教
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