使用FPGA的锁相环遇到问题,请大虾指点
时间:10-02
整理:3721RD
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我用FPGA的cyclone系列芯片的锁相环倍频一时钟信号,但是从管脚输出的LVDS差分信号不是幅度相等,相位相反,请问为啥会出现这问题呢
这个和锁相环无关。查查你的输出匹配