if语句中的条件是不是它所包括的所有语句执行过程中条件都要成立？

请问Verilog语言中,if语句中的条件是触发条件,还是在这个条件语句下面的所有语句执行过程中条件都要成立?
我在用C语言的过程中,只是一个触发条件的,在VERILOG中,我不知道是不是也是一个触发条件,也就是在if语句中包括的所有语句执行过程中,不再去理会这个条件拉?
还是在if条件分之语句包括的所有语句执行的过程中,要if后面的条件一定成立呢?

if语句中的条件是不是它所包括的所有语句执行过程中条件都要成立?
触发条件！

if语句中的条件是不是它所包括的所有语句执行过程中条件都要成立?
我觉得不是触发条件，应该是所有条件都成立，才会动作。

if语句中的条件是不是它所包括的所有语句执行过程中条件都要成立?
和C一样

if语句中的条件是不是它所包括的所有语句执行过程中条件都要成立?
是触发条件的，你可以做个程序试一下