选VHDL还是Verilog DHL？！
但这两种语言到底哪种比较流行，或者说那种在国内用的比较广泛，那种又在国际上比较流行呢?
我听到过的一种说法是VHDL国际上用广泛，而Verilog DHL在国内比较流行！
不知大家怎么看待这两种语言的选择问题！?
PS: 同时我也想问一个问题，我在学VHDL，对Verilog DHL不太了解，我想问这两种语言差异大吗，或者说如果会了VDHL，通过短暂的适应Verilog DHL能不能马上上手?谢谢！
[讨论]选VHDL还是Verilog DHL?！
VHDL更为严禁，而Verilog简单。当然，最近verilog的标准倒是真的飘忽不定。
一般中国内地公司用Verilog居多。
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谢谢楼上的见解！
但也有人说国内用VHDL比较多的，但国际上还是Verilog流行！
楼上的对这个说法是否同意?
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是不是美国用verilog比较多,欧洲vhdl比较多.
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一般国内verilog用的较多。verilog更底层一些。不过我比较习惯用vhdl.其实作fpga开发，语言只是工具，关键是设计思想
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我觉得还是Verilog hdl好些,因为我比较熟悉这个.
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如果按照《Writing TestBench》，两者全部应该学！
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我也听说这个消息
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VHDL是俺们国标，Verilog Hdl在国外比较流行，俺们老师是海龟，推荐使用Verilog Hdl。
我是比较倾向Verilog Hdl比较有前途，如果两者兼通，当然是再好不过了。
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看来是什么说法都有了！^_^
觉得downdown说的有道理，语言只是工具，关键是设计思想！
学好那一门都行！谢谢！
美国硅谷一般使用verilog，其他vhdl，欧洲vhdl，日本verilog
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据我所知，后者是与c语言差不多的，如果对c 比较精通，很容易上手
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我好想两种都学呀！
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Verilog HDL其实是对原理图编辑的一种语言描述方式，VHDL是基于对行为和系统级的描述，具体来讲，没有哪种开发工具好或者不好，只有熟悉不熟悉的区分，只要你用习惯了，自然觉得很好。对于我来讲，VHDL和原理图编辑都使用，语言在进行状态机的描述时，有原理图不可能取得的方便性能
[讨论]选VHDL还是Verilog DHL?！
我C的基礎比較好，而且做門級仿真比較多，所以選擇verilog。
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不要老问该学什么学就对了