问：仿真时加状态机问题？
时间：10-02
整理：3721RD
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我在程序里用了状态机，但是在方针的波形图（.scf文件）里没有仿真机，我想看一看它的状态对不对，怎么加入状态机啊?
问：仿真时加状态机问题?
要看你的状态机怎么写的了，vhdl还是verilog?关键是最后综合器选择了哪种编码方式。
问：仿真时加状态机问题?
用vhdl写的，用max plus2仿真的
问：仿真时加状态机问题?
vhdl写状态机用了强类型么?用什么工具综合的?