有遇到过DDR3时钟跑不上去的问题么
PCB最直接的影响就是等长了，其次可能是Vref。
可能还有内存芯片，参数，etc。
也就是DQS组内的DQ不等长吧，我能想到的也就是TDQSDQ这个参数可能不满足，需要降频
除了等长，间距线宽影响也比较大，间距2W了么，串扰可能比阻抗不连续的影响还要大些
制版叠层也容易出现误差，过孔打的够不够，距离地越小越好，减少辐射。
2W还真不一定要满足。我DDR跑到1800，不满足2W，照样没问题。满足2W实在是太贵了。
Re
不放心仿一发就好。
layout问题70%，30%参数配置问题。
fpga ddr能跑到1800？
这么猛
ZU+官方说可以DDR4-2400.
Zynq的DDR3我用1333的颗粒跑1600，短时间未见异常。
PL的话就没那么高了，官方的A7也就是DDR3 800/1066这个级别。
Zynq 7000 -2跑到的。理论能跑1866，我时钟不合适gen不出来这个频率，就没测。
做了一批跑1800都稳稳的。
我就是在PL跑的。。。
pl能跑到 那k7理论上也行？
re。一样的
库卡用的好像是7030？K7核。
这个DDR3在-2 HP上就是1866max的Spec，4：1的话。
如果在A7的PL上，等于HR IOB的性能翻倍了。。。
PS上1866我觉得努努力也是能够到的。
我的k7只跑1600 没往上试过 回头测测
曾有一个人告诉我kc705只能跑1333 我以为我跑1600已经到头了..
实测效率如何
除了整行读写 还有什么提高效率的trick么
读写调度策略，Bank/Row/Column地址顺序，前面的AXI Interconnect的fifo深度、宽度，等等都超级影响效率。
DS有写啊，AUX_IO 2.0V的话，可以跑到1866.
re，但是要联系FAE。我联系了一下FAE，FAE说没人找过他们问这个问题，给我一堆文档号让我挨个看一遍，就是相关那几个文档啦。。。
等价于Xilinx觉得自己能跑到，等着吃螃蟹的联系FAE？这钩子直。
我觉着还可能是他们觉着跑1866太难，很难meet他们手册里的所有layout要求，所以要FAE检查一下，然而FAE嫌我们太小了懒得来看？
这个还真遇到过，800M只能跑到533M，最后发现是DQ的一些参考平面没有处理好
这个咋发现的？
多谢，也就是信号完整性没过关？