关于LVPECL时钟信号的的疑问

本人遇到一个问题如下
芯片的pcie的参考时钟要求hcsl或者lvpecl电平，芯片内部存在onchip AC耦合电容
在时钟发出端，p&N分别下拉150ohm至gnd之后 ，33ohm匹配，之后pn之间存在100ohm的跨接电阻。但是芯片demo schematic推荐的居然在跨接电阻之前还添加了AC耦合电容，此处是否会对信号质量产生影响?

此问答贴被选为3月7日的每日一答贴，活动详情见：http://bbs.elecfans.com/jishu_1111064_1_1.html  希望大家可以踊跃帮助坛友解决问题，谢谢。

你的问题太专业了，具体芯片要具体厂家才能答复你，DEMO有没有问题只有厂家知道，一般情况下，根据DEMO去做事没有问题的，建议和此芯片的厂家进一步沟通